Mathieu
TECHNOLOGIE DE LIAISON HYBRIDE : UNE AVANCÉE CRUCIALE POUR LES PROCESSEURS ET LA MÉMOIRE
Les chercheurs présents à la Conférence sur les composants et la technologie électronique de l’IEEE (ECTC) ont récemment repoussé les limites en matière de technologie de liaison hybride, une technologie de plus en plus essentielle pour les processeurs et la mémoire de pointe.
La liaison hybride empile deux puces ou plus l’une sur l’autre dans le même boîtier, permettant aux fabricants de puces d’augmenter le nombre de transistors dans leurs processeurs et leurs mémoires malgré un ralentissement général dans le rythme de rétrécissement traditionnel des transistors qui définissait autrefois la Loi de Moore. Des groupes de recherche de grands fabricants de puces et d’universités ont présenté diverses améliorations, dont certaines, comme Imec, Intel et Sony, pourraient conduire à une densité record de connexions entre les puces empilées en 3D d’environ 7 millions de liens par millimètre carré de silicium.
Toutes ces connexions sont nécessaires en raison de la nouvelle nature des progrès dans les semi-conducteurs, comme l’a expliqué Yi Shi d’Intel lors de l’ECTC. Selon Ann Kelleher, directrice générale du développement technologique d’Intel, la Loi de Moore est désormais gouvernée par un concept appelé co-optimisation de la technologie du système, ou STCO. Dans la STCO, les fonctions d’une puce, telles que la mémoire cache, les entrées/sorties et la logique, sont séparées et fabriquées en utilisant la meilleure technologie de production pour chacune. La liaison hybride et d’autres technologies d’emballage avancées peuvent ensuite les réassembler pour qu’elles fonctionnent comme une seule pièce de silicium. Cependant, cela ne peut se produire qu’avec une densité élevée de connexions capable de transporter des bits entre les morceaux de silicium avec peu de retard ou de consommation d’énergie.
La liaison hybride n’est pas la seule technologie d’emballage avancée en cours d’utilisation, mais elle offre la plus grande densité de connexions verticales. Elle a dominé l’ECTC, représentant environ un cinquième des recherches présentées, selon Chris Scanlan, vice-président senior de la technologie chez Besi, dont les outils étaient à l’origine de plusieurs percées. "Il est difficile de prévoir quelle sera la limite. Les choses évoluent très rapidement", a déclaré Jean-Charles Souriau de CEA Leti.
Dans la liaison hybride, des pastilles de cuivre sont construites sur la face supérieure de chaque puce. Le cuivre est entouré d’isolation, généralement de l’oxyde de silicium, et les pastilles elles-mêmes sont légèrement en retrait de la surface de l’isolation. Après que l’oxyde a été chimiquement modifié, les deux puces sont ensuite pressées face à face, de sorte que les pastilles en retrait s’alignent les unes avec les autres. Ce sandwich est ensuite lentement chauffé, ce qui provoque l’expansion du cuivre à travers l’espace, connectant ainsi les deux puces.
LE PARI SUR DES PITCHS DE PLUS EN PLUS COURTS
Les recherches se sont concentrées sur le raffinement des pitchs pour les deux scénarios, en se concentrant sur l’aplanissement des surfaces, l’adhérence des wafers liés et la réduction du temps et de la complexité de l’ensemble du processus. Le fait de réussir pourrait éventuellement permettre une révolution dans la conception des puces.
Le secteur de la recherche privilégiait l’aplanissement des wafers pour la liaison wafer-sur-wafer (WoW) qui rapporte les pitchs les plus serrés – 500 nm à 360 nm. Pour lier deux wafers avec une précision de l’ordre du nanomètre, le wafer entier doit être presque parfaitement plat. Si le wafer est courbé ou déformé, des sections entières des matériaux ne se connecteront pas.
L’aplanissement des wafers est la tâche d’un processus appelé planarisation chimico-mécanique, ou CMP. C’est essentiel pour la fabrication de puces en…
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